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处理任务和通信基础结构。 DSP
结合了非常宽的内存宽度和双重计算
块—支持浮点（IEEE 32位和扩展
精度40位）和定点（8位，16位，32位和64位）处理，为数字信号性能树立了新的标准
处理器。 TigerSHARC静态超标量架构使
DSP每个周期最多执行四个指令，执行
24个定点（16位）操作或6个浮点
操作。
四个独立的128位宽的内部数据总线，每个都连接到六个4M位存储器，可实现四字
数据，指令和I / O访问，每个提供33.6G字节
内部存储器带宽的秒数。工作在600 MHz，
ADSP-TS201S处理器的内核具有1.67 ns的指令
周期。使用其单指令多数据（SIMD）
功能，ADSP-TS201S处理器可以执行48亿个功能，
40位MACS或每秒12亿个80位MACS。表格1
显示了DSP的性能基准。
ADSP-TS201S处理器与其他处理器代码兼容
TigerSHARC处理器。
第1页的功能框图显示了
ADSP-TS201S处理器的架构模块。这些块
包括：
•双计算块，每个计算块均由ALU，乘法器，64位移位器，128位CLU和32字寄存器文件组成
和关联的数据对齐缓冲区（DAB）
•双整数ALU（IALU），每个都有自己的31字
用于数据寻址的寄存器文件和状态寄存器
•带有指令对齐缓冲区的程序定序器
（IAB）和分支目标缓冲区（BTB）
•支持硬件和软件中断，支持电平触发或边沿触发以及
支持优先的嵌套中断
•四个128位内部数据总线，每个连接到六个
4M位存储区
•片上DRAM（24M位）
•外部端口，提供与主机处理器，多处理空间（DSP），片外存储器映射外设以及外部SRAM和SDRAM的接口
•14通道DMA控制器
•四个全双工LVDS链接端口
•两个64位间隔定时器和定时器过期引脚
•1149.1符合IEEE标准的JTAG测试访问端口，用于片上仿真
第3页上的图2显示了典型的单处理器系统，其中
外部SRAM和SDRAM。第8页上的图4显示了典型的
多处理器系统
主要特点：ADSP-TS201SABPZ060
高达600 MHz，1.67 ns的指令周期速率
24M位内部片上DRAM存储器
25毫米×25毫米（576球）热增强球栅
阵列包装
双计算模块-每个模块都包含一个ALU，一个
乘法器，移位器，寄存器文件和通信
逻辑单元（CLU）
双整数ALU，提供数据寻址和指针
操纵
集成的I / O包括14通道DMA控制器，外部
端口，四个链接端口，SDRAM控制器，可编程
标志引脚，两个计时器和系统的计时器过期引脚
积分
1149.1符合IEEE的片上JTAG测试访问端口
仿真
单精度IEEE 32位和扩展精度40位
浮点数据格式以及8位，16位，32位和64位
定点数据格式
提供高性能静态超标量DSP
操作，针对电信进行了优化
基础架构和其他要求苛刻的大型多处理器
DSP应用
在DSP算法和I / O上表现出色
基准（请参阅表1中的基准）
支持内部之间的低开销DMA传输
内存，外部内存，内存映射的外围设备，
链接端口，主机处理器和其他
（多处理器）DSP
通过极其灵活的指令集和高级语言友好的DSP架构简化了DSP编程
以低通信开销实现可扩展的多处理系统
提供片上仲裁，实现无胶多处理
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